天眼查顯示，近日華為技術(shù)有限公司新增多條專利信息，其中一條發(fā)明專利名稱為“芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備”，公開號為CN116504752A。

據(jù)專利摘要，本申請實施例提供一種芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備，用于簡化芯片堆疊結(jié)構(gòu)制備工藝，涉及芯片技術(shù)領(lǐng)域。該芯片堆疊結(jié)構(gòu)包括：至少兩個堆疊設(shè)置的芯片，每個芯片包括布線層，布線層中設(shè)置有導(dǎo)電結(jié)構(gòu)；其中，至少兩個堆疊設(shè)置的芯片包括：堆疊設(shè)置的第一芯片和第二芯片，第一芯片和第二芯片之間通過鍵合層電連接；鍵合層包括第一區(qū)域、環(huán)繞第一區(qū)域的第二區(qū)域，以及除第一區(qū)域和第二區(qū)域以外的第三區(qū)域，鍵合層的第一區(qū)域在第一芯片中的布線層上的投影與第一芯片的布線層中的導(dǎo)電結(jié)構(gòu)至少部分重合；鍵合層的第一區(qū)域和第三區(qū)域中設(shè)置有金屬鍵合層。

該專利涉及的技術(shù)領(lǐng)域為芯片技術(shù)領(lǐng)域，尤其涉及一種芯片堆疊結(jié)構(gòu)及其形成方法、芯片封裝結(jié)構(gòu)、電子設(shè)備，該技術(shù)將被用于簡化芯片堆疊結(jié)構(gòu)制備工藝。

此前有報道稱，由于美國禁令，華為無法采用美國芯片作為企業(yè)發(fā)展的基礎(chǔ)，因此華為開始注重自主研發(fā)芯片，尤其是在芯片堆疊和量子芯片相關(guān)技術(shù)上的研發(fā)上做出了不少的努力。

芯片堆疊技術(shù)是指將不同功能的芯片垂數(shù)組合在一起，使得整個芯片集成度更高，性能更優(yōu)越。還有傳聞稱，基于堆疊技術(shù)，14nm芯片實現(xiàn)7nm性能。不過，這一說法尚未得到官方的證實。

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